(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210967284.6 (22)申请日 2022.08.12 (71)申请人 山东航天电子技 术研究所 地址 264003 山东省烟台市高新区航天路 513号 (72)发明人 伍攀峰　张鹏　许振龙　赵磊　 董振　姜连祥　 (74)专利代理 机构 北京金硕果知识产权代理事 务所(普通 合伙) 11259 专利代理师 刘珂玮 (51)Int.Cl. G06F 9/50(2006.01) G06F 13/42(2006.01) (54)发明名称 一种基于异构SIP的具有自刷新功能的SRA M 型FPGA重构系统及工作方法 (57)摘要 本发明提供一种基于异构SIP的具有自刷新 功能的SRAM型FPGA重构系 统及工作方法， 包括： 异构SIP芯片、 程序存储器NOR  FLASH、 总线接 口 芯片； 所述异构SIP芯片中集成有CPU、 SRAM型 FPGA以及数据存储器DDR， 所述CPU用于对所述 SRAM型FPGA进行刷新， 以及用于接收星 地通讯接 口上传的重构指令和重构数据， 并对所述SRAM 型 FPGA进行重构， 所述SRA M型FPGA用于在轨功能重 构， 数据存储器DDR用于写入FPGA的配置比特流； 所述程序存储器NOR  FLASH用于存储CPU程序和 FPGA的配置比特流； 所述总线接口芯片用于将星 地通讯接口上传的重构数据传输至CPU。 本发明 不需要额外增加外部器件即可完成SIP中SRA M型 FPGA的刷新与重构， 不仅减少了空间单粒子对 FPGA工作的影响， 满足空间可靠应用需求， 而且 大幅降低了成本， 减少了 体积、 重量与功耗。 权利要求书2页 说明书5页 附图1页 CN 115292047 A 2022.11.04 CN 115292047 A 1.一种基于异构SIP的具有自刷新功能的SRAM型FPGA重构系统， 其特征在于， 包括： 异 构SIP芯片、 程序存 储器NOR FLASH、 总线接口芯片； 所述异构SIP芯片中集成有CPU、 SRAM型FPGA以及数据存储器DDR， 所述CPU用于对所述 SRAM型FPGA进行刷新， 以及用于接收星地通讯接口上传的重构指令和 重构数据， 并对所述 SRAM型FPGA进行重构， 所述SRAM型FPGA用于在轨功能重构， 数据存储器DDR用于写入FPGA的 配置比特流； 所述程序存储器NOR FLASH， 用于存 储CPU程序和FPGA的配置比特流； 所述总线接口芯片， 用于将星地 通讯接口上传的重构数据传输 至CPU。 2.根据权利要求1所述的系统， 其特征在于， 所述CPU采用P2020芯片， 所述SRAM型FPGA 采用V4型FPGA， 将P2020芯片的程序和V4型FPGA的程序放在程序存储器NOR  FLASH中， P2 020 芯片通过Local  Bus总线连接程序存储器NOR  FLASH， 设置P2 020芯片的SPI与GPIO的接口电 压与V4型FPGA配置接口Bank电压一致， 将V4型FPGA的M[2:0]均连接至V4型FPGA配置接口 Bank电源， 设置V4型FPGA 配置方式为从串方式， 将P2 020芯片的SPICLK、 SPIMOSI分别连接至 V4型FPGA的CCLK、 D_IN， 将P2 020芯片的SPICS设为悬空状态， 将P2 020芯片的SPIMISO连接至 GND， 将V4型FPGA的D OUT设为悬空状态， 将P2020芯片的GPIO5、 GPIO6、 GPIO7、 GPIO12分别连 接至V4型FPGA的INIT_B、 PRO GRAM_B、 DONE和一个全局I/O引脚； 系统工作前， 将P2020芯片的程序和V4型FPGA的程序分别烧写到程序存储器NOR  FLASH 中的起始位置和末端位置， 上电后， P2020芯片首先从程序存储器NOR  FLASH中的起始地址 进行程序加载， 并搬移到数据存储器DDR中运行， V4型FPGA上电后已配置成从串模式， 等待 P2020芯片进行配置， P2 020芯片初始化eSPI接口后， SPI_CLK输 出时钟， P2 020芯片从程序存 储器NOR FLASH中存放V4型FPGA配置程序的入口地址将V4型FPGA程序通过P2020芯片的 eSPI接口的串行模式传输给V4型FPGA， 并检测V4型FPGA 输出的DONE信号， 配置完成后P2 020 芯片对V4型 FPGA进行复位使其 开始正常工作， 并定时启动刷新。 3.一种基于异构SIP的具有自刷新功能的SRAM型FPGA重构系统的工作方法， 其特征在 于， 包括以下步骤： 步骤1、 CPU上电后， 从程序存 储器NOR FLASH读取CPU程序， 完成自举启动； 步骤2、 CPU控制SRAM型 FPGA进行内部配置RAM区清除， 并等待内部配置RAM区清除完成； 步骤3、 CPU过Local  Bus从程序存储器NOR  FLASH读取三份FPGA配置比特流， 分别写入 到数据存 储器DDR中相应的三 块固定区域； 步骤4、 CPU将FPGA配置比特流从数据存储器DDR读出， 并进行三取二判决， 按字节发送 至SRAM型 FPGA， 完成SRAM型 FPGA加载； 步骤5、 CPU向SRAM型 FPGA输出复位信号， 以使SRAM型 FPGA复位完成后开始正常工作； 步骤6、 CPU按照预设时间周期重复从数据存储器DDR中读取FP GA配置比特流， 并按字节 发送至FPGA， 完成FPGA的定时刷新； 步骤7、 CPU接收星地通讯接口上传的重构指令后通过总线接口芯片接收星地通讯接口 上传的重构数据， 进行数据格式的解析和转换获得配置比特流， 并将配置比特流存入数据 存储器DDR中与原配置比特流 不同的位置， 进行三备份； 步骤8、 CPU从数据存储器DDR中将配置比特流三取二判决后， 写入到程序存储器NOR   FLASH中与原配置比特流所在扇区不同的另外扇区， 并进行三备份， CPU暂停对SRAM型FPGA权　利　要　求　书 1/2 页 2 CN 115292047 A 2的定时刷新， 将CPU从程序存储器NOR  FLASH取配置比特流的地址更新成新的存放地址， 重 复步骤2～6， 完成SRAM型 FPGA在轨功能重构。权　利　要　求　书 2/2 页 3 CN 115292047 A 3